# A85 电磨六路阈值、故障锁存与RUN门控原理图候选

状态：SCHEMATIC_CANDIDATE / FABRICATION_HOLD。已把A84功能连接落实到可编辑KiCad原理图，原生ERC 0错误/0警告，新网表回读通过；没有新PCB、布线、CAM、装配、上电或真实延迟验证。不能放行贴片、烧录运行或电机通电。A82已布线板及A83默认关断固件未改变；A85原理图与A82 PCB不再匹配，不能混用为生产资料。三款20项原产品效果仍未物理验证。

## 已落实的电路

原R5输入改接DRV_RUN_GATED，J1.10/J4.1只作为原始RUN请求，不再在原理图中直达Q1。新增RUN施密特整形与100k下拉，避免外部请求慢边沿/悬空进入普通LVC输入。原R5/R6/Q1、DRVOFF上拉路径保留。

U2/U3=TLV9024PWR：六路比较覆盖A/B/C各下、上阈，使用现有ADC_IA/IB/IC的100R/1n RC之后的真实第三相源，未使用C=-A-B软件重构。未用两路输入固定，输出显式NC。比较器由DRV_AVDD供电；阈值同源分压14.0k/10.7k/14.0k各1%，HI/LO各加1n去耦。A84静态筛选区间只是有条件设计估算，尚非实际动作保证，也不是原电机额定限流。

六路开漏输出和U8/U9=TLV803EA29DBZR的两域复位，汇合为CUT_FAULT_N，10k上拉至CTRL_3V3。U4=SN74LVC2G17DBVR将故障整形送U5=SN74LVC1G74DCUR异步CLR，另一通道整形工程台架ARM。PRE恒无效；D来自RUN反相，故稳定RUN高时手动ARM不能置许可。U6=SN74LVC1G08DBVR门控整形RUN和锁存Q；U7=SN74LVC1G04DBVR反相RUN；U10=SN74LVC1G17DBVR整形原始请求。每个新增IC有本地100n去耦。

J5是工程台架的独立干接点ARM，不接MCU。1k/100k/100n配合施密特作为候选接点整形；它不是已验证的按键去抖保证。故障撤除后Q保留关闭，CPU卡RUN高也不能单靠撤除故障重启。稳定输入、有效CLR脉宽及CLK处的建立/保持条件是数字模型前提；同时切换RUN/ARM、窄脉冲、模拟斜坡与亚稳态未通过模型证明。量产产品复位交互仍需结合原机界面确定，J5并非给用户新增功能的最终决定。

## 已检查的边界

原生KiCad导出53个网；检查关键器件脚号、六路比较极性、两路复位、锁存/门控、R5旁路切断、ARM不接MCU、三电阻分压、九个本地去耦和继承A82的R2=0R/R3=DNP。四种故意破坏网表分别为J4绕过门控、第三相丢失故障连接、电源复位脚接错与锁存CLR接错，均被独立回读拒绝。八个数字事件序列覆盖六阈和两路欠压的复位、手动ARM、RUN高拒绝ARM、故障优先和故障撤除后不重启；这是功能逻辑模型，不是实际IC仿真或实测。

29个新增器件赋值的原生封装焊盘编号与原理图脚号集合相符。自定义符号依据本轮读取的TI脚号表；该检查不证明制造商推荐焊盘几何、可贴装性或工厂DFM。ERC采用继承A82的项目配置，未新增忽略项；报告内列出的四个既有忽略项需随包查看，不把ERC当作制造批准。SVG已导出，保护区PNG已人工视觉核对，可编辑源/符号/再生脚本均保存。

## 未完成项与下一步

1. 此链仅独立于CPU执行，依赖DRV低侧检测、AVDD/VREF和SPI增益；高侧/循环电流盲区、SO卡中点及增益被改仍不完全覆盖。真实采样可观察窗口与故障能量审查仍未闭合。六路比较不能消除这些检测源盲区，不作为完整系统保护资格。
2. 两域上电/掉电/回灌、电源监控低压时驱动能力、开漏漏电/总电容、CLR最小脉宽和最大整链延迟、Q1实际关断、噪声/误停及接点去抖必须先独立台架测量。典型延迟不当作最坏保证；原图保护仍是未通电候选。
3. 九个新增IC给出完整候选订货号，电阻/电容/台架接点尚未闭合采购MPN。千台增量BOM价格留空，既不报已节省，也不报已核价。9个IC+7个电阻+12个电容+1个工程接点增加成本；进入布局前应核对是否能用四路+双路比较器或合并逻辑减少增量，不能以省器件为由取消必要的第三相/锁存/电源监控。
4. 下一步为封装几何、布局空间与受限独立注入测试板，再完成PCB与原理图一致性/DRC和工厂DFM。首次工程PCB不必先证明原产品效果，但这些设计/采购/装配审查和受限台架方案需要闭合；真实效果验收仍需原机/电机/手柄样本。

## 复现

在本目录运行 `python3 generate.py`，再使用KiCad CLI执行 `sch erc` 和 `sch export netlist --format kicadxml`，输出分别为ERC_A85.rpt与netlist-A85.xml；然后运行 `python3 verify.py`。封装脚号用KiCad内置Python执行 `verify_footprints.py`。生成器随包带本地baseline和库，不依赖iCloud外部候选。原生ERC为电气图检查，本包没有PCB/DRC生产输出。

## 主要依据

- [TI TLV902x Rev.H，§4.3/5.11/5.12](https://www.ti.com/lit/ds/symlink/tlv9024.pdf)：PW脚号、开漏与电气边界。输入偏流/泄漏的典型值不当作公差保证。
- [TI SN74LVC1G74 Rev.G](https://www.ti.com/lit/ds/symlink/sn74lvc1g74.pdf)：DCU脚号、异步清除及数字时序条件。
- [TI SN74LVC2G17 Rev.N](https://www.ti.com/lit/ds/symlink/sn74lvc2g17.pdf)、[1G17 Rev.Y](https://www.ti.com/lit/ds/symlink/sn74lvc1g17.pdf)、[1G08 Rev.AA](https://www.ti.com/lit/ds/symlink/sn74lvc1g08.pdf)、[1G04 Rev.AF](https://www.ti.com/lit/ds/symlink/sn74lvc1g04.pdf)：DBV脚号、整形和逻辑。
- [TI TLV803E Rev.J](https://www.ti.com/lit/ds/symlink/tlv803e.pdf)：DBZ无额外R/V脚位选项的GND=1/RESET=2/VDD=3，A29为候选复位选项。后缀不可换成R/V脚位版本直接贴装。
- DRV8316低侧/反馈及原产品效果边界继续沿用A82/A83，A85没有修改固件或放宽资格条件。灯和吸尘器本轮未改。
